전자기기의 소형화 추세에 맞춰 전자기기 내에 사용되는 반도체의 단자의 협피치화, 패키지의 BGA/CSP화 또한 지속되고 있다. 따라서 검사 기술에서도 변화가 발생하고 있는데, 정확한 검사를 위해 설계 단계부터 DfT를 적용하는 방법이 사용되고 있다. 따라서 이 글에서는 설계 단계의 검사를 포함해 개발 프로세스 전체를 강화할 수 있는 방안을 사례를 들어 설명한다.

서론

최근 반도체의 다기능화에 따른 단자 수의 증가와, 실장기판을 포함한 전자기기의 소형화에 따라 단자의 협피치화, 패키지의 BGA/CSP화가 지속되고 있다.

이러한 현상에 맞춰 검사 시에도 ‘보이지 않고 만질 수 없는’ 테스트 대상을 다루게 되는 빈도가 늘고 있다.

이 같은 기판의 검사는 제조부서만의 힘으로는 해결할 수 없기 때문에 설계부서에서 실시하는 구상 단계에서부터 DfT(Design for Testability)를 적용해야 한다. 따라서 이 글에서는 설계 구상 단계에서의 검사를 포함해 개발 프로세스 전체를 강화시킨 사례에 대해 살펴본다.

설계 시 고려해야할 실장 신뢰성

실장기판의 설계 단계에서 실장 분야의 신뢰성 향상을 위해서는 다음과 같은 세 가지 관점에서 접근해야 한다.

1. 제조 과정에서의 실장 품질의 향상 

실장기판의 제조 및 실장 과정에서 발생할 수 있는 문제를 최대한 방지하고, 수율을 향상시키기 위한 방안으로 DfM(Design for Manufacturing) 개념을 바탕으로 한 설계 기능을 들 수 있다. 여기에는 실장 방향을 고려한 패드의 크기나 인접 패드 간의 간극 등 여러 항목의 설계 데이터가 규정되어 있으며, 패턴 설계가 완료된 상태에서 설계 데이터가 기준에 부합하는지를 확인 및 수정할 수 있다.

2. 검사의 용이화 지원

‘검사 방식과 설계 장치(CAD)의 상관’ 파트에서 살펴볼 다양한 기판검사 방식을 적용하기 위해서는, 회로나 실장기판 상에 검사에 필요한 데이터를 미리 저장해야 하는 경우가 두루 발생한다.

따라서 이를 위해서는 미리 기판검사 방식의 채용 방침을 정한 후 설계 단계에서 검사에 필요한 회로나 기능을 설치해 두면 보다 쉽게 검사를 진행할 수 있다.

3. 시장 출시 후의 실장 품질 예측

최근 시뮬레이션 기술의 발달에 따라 설계 데이터를 활용해 시장 출시 후의 실장 위치의 경년변화(aging)에 따른 품질을 예측할 수 있다.

이에 대한 대표적인 적용 분야는 열응력 해석을 통한 기판의 휨 응력 집중 예측, 땜납 크리프 해석에 따른 파괴 예측 등이 있다. 

제품 존에 따른 대응의 차이 

검사 대상에 따라 실장 신뢰성을 높일 수 있는 방식이 달라진다. 따라서 이 글에서는 아래와 같이 3개의 존으로 나누어 실장 신뢰성을 높이는 방안에 대해 설명한다(그림 1).

▲ 그림 1. 생산수량과 신뢰도(품질)에 따른 존의 분류

A 존(생산수량 대, 신뢰도 중)의 대표적인 제품으로는 휴대전화나 PC 등을 들 수 있는데, 이존의 제품들은 최소한의 검사로 품질 보증을 하는 경우가 많다.

또한 이존의 제품들은 높은 수율을 유지하기 위해 DfM으로 제조 용이성 향상과 소형화에 힘써야 한다. 이에 따라 협피치 부품, BGA/CSP의 채용, 부품내장 기판 등 고도의 실장기술이 요구되는 경우가 많아 프로브 핀의 접촉이 곤란한 경우를 대비해 DfT를 함께 고려해야 한다.

B 존(생산수량 대, 신뢰도 대)의 대표적인 제품으로는 자동차를 들 수 있다. 이존의 제품은 DfM으로 제조 용이성을 높일뿐더러 장기적인 신뢰성을 요구하기 때문에 제조 시 품질뿐만 아니라 출시 후의 신뢰성(경년열화에 따른 실장 불량)도 시뮬레이션을 진행해 확보해야 한다.

C 존(생산수량 소, 장기 신뢰도 대)의 대표적인 제품으로는 인프라 시스템 설비나 서버 컴퓨터를 들 수 있다. 이존의 제품은 장기적인 신뢰성이 요구되기 때문에 제조 시 품질뿐만 아니라 출시 후의 품질(경년열화에 따른 실장 불량)까지 시뮬레이션을 통해 파악해야 한다2).

검사 방식과 설계 장치(CAD)의 상관 관계 

지금부터 5종류의 검사 방법과 설계 장치(CAD)의 상관 관계에 대해 설명하려 한다.

X선 검사 장치는 기존 설계 데이터와 연계하지 않고 양품의 데이터와 피검사체의 X선 화상 비교를 통해 검사 판정해 왔지만, 최근에는 CAD 데이터를 활용하는 기종도 등장했다. X선 검사장치는 BGA/CSP의 안쪽 단자까지 투시할 수 있다.

인서킷 테스트(ICT, Incircuit Test)는 CAD 데이터부터 테스트 포인트의 위치, 그리고 부품 극성이나 상수 정보를 포함해 검사 판정을 한다. 만약 BGA/CSP 단자를 포함하는 네트 상에 프로브 핀을 접촉할 수 없는 경우에는 개별 테스트 패드를 설계 단계에서 적용해야 한다. 이는 기판 내의 부품을 내장하는 실장 방식을 채용했을 경우에도 동일하게 적용된다.

기능 테스트(FCT, Functional Test)의 경우에는 CAD 데이터와 연계하여 사용되고 있는데, 설명서 차원에서 기능 기술을 바탕으로 테스트 데이터를 작성한다.

외관검사 장치(AOI, Automated Optical Inspection)는 예전 설계 데이터와는 연계하지 않고 양품데이터와 피검사체의 화면 비교를 통해 검사 판정해 왔다. 외관 검사 장치는 BGA/CSP의 안쪽 단자를 볼 수 없다.

바운더리 스캔 테스트(BST, Boun-dary Scan Test)1)는 그림 2와 같이 회로 설계 단계에서 테스트 회로와 외부 BST 검사 장치를 접속하는 TAP 커넥터를 내장해야 한다. 최근에는 ICT에 BST의 기능을 넣어 한 번의 검사로 처리할 수 있는 장치도 등장했다.

▲ 그림 2. BST를 위한 배선 이미지

이처럼 검사 방식에 따라 장단점은 존재한다. 따라서 고밀도화에 따라 부품 패키지 안쪽에 단자가 붙어 있는 BGA/CSP 타입의 반도체 비율이 늘면서 단일 검사로는 해결할 수 없는 경우가 많아 복수의 검사 방법을 결합하지 않으면 테스트 커버리지를 유지할 수 없게 됐다. 특히 ICT는 테스트 위치에 프로브를 접촉하는 것을 전제로 하고 있는데, 반도체 패키지의 협피치화와 더불어 BGA/CSP화나 부품 내장 기판의 등장으로 기존 테스트 방식으로는 검사할 수 없어졌다. 따라서 이런 경우 ICT로 검사할 수 없는 부분에 대해 BST와 결합해 테스트 커버리지의 향상을 도모해야 한다.

따라서 검사 방식과 CAD의 관계에 대해 자세히 설명하기 위해 BGA/CSP 패키지에 대한 대응 관계를 그림 3에 나타냈다.

▲ 그림 3. 검사 방식과 BGA/CSP에 대한 대응

DfT 설계 사례

최근 테스트 프로브를 접속할 수 없는 BGA/CSP를 포함한 회로가 문제되고 있다. 따라서 회로 설계 단계나 실장기판의 패턴 설계 단계에서 어떻게 설계하면 테스트가 쉬워질 수 있는지를 그림 4의 회로 블록을 바탕으로 그 사례를 설명했다. 또한 설계 프로세스와 DfM/DfT의 각 항목에 대해 시간 상관관계를 그림 5에 나타냈다.

▲ 그림 4. 회로 블록

▲ 그림 5. 설계 프로세스와 DfM/DfT의 상관 관계

1. 구상 단계에서의 검사 방식 결정

테스트 프로브로 ‘보이지 않고 만질 수 없는’ BGA/CSP 패키지의 반도체를 포함한 회로 혹은 기판 내에 부품을 내장하는 실장 방식을 채용할 경우에는, 구상 단계에서 시험 방식을 정한 후 테스트 커버리지에 누락이 없도록 전체적인 검사 전략을 정할 필요가 있다.

앞서 그림 4에서 소개한 회로 블록은 FPGA와 CPU가 BST 기능을 내장한 디바이스이자 BGA 패키지이기 때문에 테스트 프로브를 접촉하기 곤란할 것으로 판단되어 BST 검사 방법을 채용했다. 또한 향후 CPU에 접속되는 SDRAM 및 Flash 메모리도 사양을 확인한 후 문제가 없으면 BST를 채용하며, 이에 문제가 되는 회로에 대해서는 ICT를 채용할 방침이다. 

앞으로 소개할 2, 3단원에서는 BST와 ICT를 사용해 쉽게 검사할 수 있는 검사 순서를 소개한다.

2. BST로 검사하기 위한 설계 

바운더리 스캔 테스트 기능을 내장한 반도체를 사용한다면 BST 검사를 할 수 있는데 BST 검사에서는 FPGA와 CPU를 대상으로 한다. BST의 대략적인 순서를 나타내면 다음과 같다.

① ‌BST 디바이스의 동작을 사양 확인한 다음 어떤 계통의 루프로 배선할지를 결정

② ‌회로도 상에서 BST용 단자들을 신호로 접속

③ ‌기판상에서도 마찬가지로 BST용 신호를 패턴으로 연결

④ ‌CAD에서 BST 검사 장치로 접속 정보를 전송

⑤ ‌검사장치 쪽에서 필요한 정보를 부가

보드 검사 시 BST를 사용해 테스트하기 위해서는 미리 반도체의 동작 조건을 확인하고 전압이나 동작 속도의 차이를 고려해 단일 계통의 루프 접속으로 해도 되는지의 여부 혹은 복수의 루프로 결선(routing)할 것인지에 대해서도 설계해 두는 것이 좋다(이번 사례에서 소개하는 회로의 경우에는 FPGA와 CPU의 전압이 달라 TAP도각각 접속함).

이후 반도체 업체로부터 BSDL(Bo-undary Scan Description Lang-uage) 파일을 입수해 단자 처리 등의 유무 등을 확인해야 한다.

단자 처리 등의 주의사항은 입수한 BSDL 파일의 『attribute COMPL-IANCE_PATTERNS』*나 『attribute DESIGN_WARNING』에 기재된다.

BST는 접속된 DDR 등의 메모리를 간단한 방법으로 제어할 수 있기 때문에 메모리를 검사 대상으로 하는 경우가 많은데, 사용하는 BST 디바이스 문제로 테스트할 수 없는 경우가 종종 발생한다.

예를 들자면 메모리의 클록 단자에 접속돼있는 BST 디바이스에 바운더리 스캔 셀이 내장되어 있지 않은 경우인데, 이 경우 BST 디바이스에서 메모리를 전혀 제어할 수 없게 되어 테스트할 수 없어진다. 추가적으로 설명한다면 바운더리 스캔 셀을 디바이스 내부에서 제어하는 컨트롤 셀이 여러 개의 출력 셀을 공통으로 제어하는 경우도 포함된다.

이 경우에는 데이터버스에서 판독할 때 출력 셀을 금지 상태로 하고 있기 때문에 어드레스버스에 대해 BST 측에서 액세스할 수 없어진다.

앞서 말한 두 가지 경우에 결과적으로 메모리와의 테스트가 불가능해지면서 예상 커버율을 달성하지 못하는 경우가 발생한다. 이는 설계 단계에서 BST 디바이스를 선정하는 데 있어 주의해야 한다(이 사례의 경우 사양을 확인한 결과 문제가 없었기 때문에 SDRAM이나 Flash 메모리도 BST의 대상으로 함).

다시 본론으로 돌아와서 다음 순서는 회로 설계 단계에서 디바이스 입력(TDI), 출력(TDO), 모드 선택(TMS), 클록(TCK) 등 4종류의 신호로 TAP   커넥터와 연결하기 위한 회로를 심는 단계이다(메모리 단자를 포함하면 5종류). 이 단계를 마치게 되면 회로 설계 및 BSDL 파일의 입수가 가능한 단계에서 다음과 같은 일련의 체크를 한다.

· 입력(TDI)과 출력(TDO)이 일련의 루프 배선인지 확인

· 각 모드 선택(TMS), 클록(TCK)이 배선되어 있는지 확인

이후 BST 기능이 내장된 회로 정보 (네트 리스트)를 바탕으로 프린트 배선판의 설계로 넘어가며 BST의 모든 단계가 끝나게 된다.

3. ICT로 검사하기 위한 설계

앞서 BST로 검사하는 회로의 검사 순서에 대해 설명했다. 따라서 이 파트에서는 BST로 검사하지 않은 회로에 대해 실시하는 ICT 검사 방법에 대해 알아본다.

테스트 포인트를 단자나 비아 상에 확보할 수 없는 경우에는 실장기판의 패턴 설계 단계에서 신호선 중간에서 분기시켜 외부 층까지 인출 전용 테스트 패드를 레이아웃 해야 한다.

이에 대한 대략적인 순서는 다음과 같다. 

① 테스트 포인트의 결정

② ‌협피치 위치의 테스트 포인트 위치 편집

③ ‌단자, 비아만으로 테스트 포인트를 확보할 수 없는 위치에 대해서는 테스트용 패드를 발생

④ 바깥층에서 접촉할 수 없는 단자, 비아에 대해 내부 층에서 비아를 통해 바깥층에 테스트용 패드를 발생

⑤ ‌테스트용 패드가 신호 품질상 문제가 없는지를 확인

⑥ ‌테스트 포인트 정보를 회로도에 반영

⑦ ‌CAD에서 ICT로 테스트 포인트 정보를 전송

이에 대해 설명하면 회로 전체 중에서 ICT의 테스트 대상 회로에 대해 테스트 포인트를 확보한다(실장기판 상에서는 부품 단자 및 비아가 1순위).

협피치화에 따라 인접 단자들을 접촉시키는 테스트 프로브의 마련이 곤란할 경우에는 그림 6과 같이 테스트 포인트를 지그재그로 배치하거나 단자가 아닌 비아에 설치하는 등의 수정을 거친다.

▲ 그림 6. 테스트 포인트를 지그재그로 결정

또한 BGA/CSP 패키지의 안쪽 단자 에 직접 프로브 핀을 접촉할 수 없는 경우에는 해당 위치를 검출해 신호선의 인접 영역에 테스트용 패드를 발생시킨다. 그리고 신호선이 내부 층을 관통할 경우에도 비아를 통해 바깥층에 테스트용 패드를 발생시킨다.

이러한 테스트 포인트 설정이 완료된 단계에서 빠진 사항이 있는지를 확인한다. 이에 대해 그림 7에서는 CAD를 사용해 검출한 예를 보여준다.

▲ 그림 7. 테스트 패드가 없는 위치의 검출

실장 기판상의 신호, 특히 신호 속도가 빠른 신호에서는 전송 도중에 분기(stub)가 있으면 반사되어 신호파형이 둔화되기 때문에 전송선로 시뮬레이터로 노이즈의 영향에 대해 확인해야 하며, 파형의 변형이 클 경우에는 분기 위치나 분기 거리를 단축시키는 등의 대책을 마련해야 한다.

회로 설계 단계에서는 구체적으로 어떤 신호에 대해 테스트 패드를 발생시킬 것인지 판단하기 어렵기 때문에 실장기판 CAD상에서 테스트용 패드를 발생시킨 후에 회로도 상에 테스트 패드의 상징 도안을 백 어노테이션(Back Annotation)시켜 ICT에 전송하는 네트리스트에 반영한다(그림 8).

▲ 그림 8. 테스트 패드를 발생시켜 회로도에 반영

이러한 회로 및 실장기판 상에서의 작업이 완료되면 ICT 장치에 전송할 정보를 출력한다(그림 9).

▲ 그림 9. ICT용 데이터 출력의 예

4. 제조성 전반의 점검 

테스트용 데이터 편집이 종료된 시점에서, 추가한 테스트용 패드나 패턴 경로 변경이 발생했기 때문에 실장기판 전체가 DfM에 의한 설계 기준을 충족하고 있는지 최종적으로 확인한다.

결론 

BGA/CSP를 비롯한 ‘보이지 않고 만질 수 없는’ 디바이스가 등장하면서, 이에 대한 검사 방식에 따라 장단점이 발생했다.

따라서 구상 단계부터 검사 전략을 수립해 어떤 검사 방식을 적용할지를 명확히 해서 회로 설계 시점부터 검사용 회로를 심어두는 것이 효과적이다.

기존과 같이 설계 부서에서 설계 후의 테스트는 제조부서에서 검토하면 될 것이라는 인식을 갖지 말고 DfT의 범위를 넓혀서 설계, 제조 부문의 연계를 강화한 개발 체제의 등장을 기대해 본다. 

Kiyoshi TAKAGI  Corporate Marketing, Zuken Inc.

Yoshiyuki KOCHO  System Sales and Engineering Div. ANDOR SYSTEM SUPPORT CO.,LTD.

Journal of Japan Institute of Electronics Packaging